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繼2024年2月28日，湖南大學(xué)發(fā)新年第一篇Nature之后，湖南大學(xué)今日再發(fā)Nature！有趣的是，這兩篇Nature都是來(lái)自湖大的物理與微電子科學(xué)學(xué)院！

湖南大學(xué)-物理與微電子科學(xué)學(xué)院，再發(fā)Nature！

二維(2D)半導(dǎo)體，由于其無(wú)懸鍵表面和能夠集成到各種襯底上而沒(méi)有傳統(tǒng)的晶格匹配約束，因此在單片三維(M3D)集成方面顯示出巨大的潛力。

然而，由于其原子薄的體厚，2D半導(dǎo)體不兼容微電子領(lǐng)域的各種高能工藝，其中多個(gè)2D電路層的M3D集成具有挑戰(zhàn)性。

在此，來(lái)自湖南大學(xué)的劉淵等研究者報(bào)告了一種替代的低溫M3D集成方法，即對(duì)整個(gè)預(yù)制電路層進(jìn)行范德瓦爾斯(vdW)層壓，其中加工溫度控制在120℃。相關(guān)論文以題為“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”于2024年05月22日發(fā)表在Nature上。

單片三維(M3D)集成技術(shù)，最近引起了相當(dāng)大的興趣，該技術(shù)通過(guò)上層的沉積在同一晶圓上依次制造多個(gè)堆疊層。這樣的3D架構(gòu)不僅克服了更高設(shè)備密度的縮放限制，而且還實(shí)現(xiàn)了新的3D計(jì)算系統(tǒng)，其中多功能層(如邏輯，存儲(chǔ)器和傳感器)可以緊密地搭配并垂直互連。

迄今為止，硅基M3D集成的一個(gè)主要挑戰(zhàn)是其低熱預(yù)算，其中上層的工藝溫度不應(yīng)超過(guò)后端溫度，通常低于450°C，以避免性能下降和摻雜物擴(kuò)散到下層。由于硅晶體管需要在更高的溫度下制造，通常大于600°C，因此熱預(yù)算限制了M3D集成系統(tǒng)的發(fā)展。因此，迫切需要探索新的半導(dǎo)體和集成工藝，以實(shí)現(xiàn)未來(lái)的M3D集成。

最近，二維(2D)半導(dǎo)體在M3D集成方面顯示出了巨大的潛力。利用無(wú)懸垂鍵的表面，可以在相對(duì)較高的溫度下預(yù)合成二維半導(dǎo)體，然后在低于200℃的低加工溫度下進(jìn)行物理轉(zhuǎn)移。這種方法可以克服熱預(yù)算的主要限制，保證下層器件的質(zhì)量。

此外，2D半導(dǎo)體具有原子級(jí)薄的體厚，可以大大減少短通道效應(yīng)、失態(tài)泄漏電流和相關(guān)的熱量產(chǎn)生，這些也是多個(gè)器件垂直堆疊在一起時(shí)3D集成的關(guān)鍵問(wèn)題。

然而，使用2D半導(dǎo)體組裝多層M3D系統(tǒng)是一個(gè)巨大的挑戰(zhàn)，因?yàn)樵贛3D集成中，每個(gè)電路層不僅包括半導(dǎo)體層，還包括其他有源和無(wú)源層，如觸點(diǎn)、柵極介電體、互連、層間介電體(ITD)和連接相鄰層的層間通孔(ITVs)。

在現(xiàn)代微電子學(xué)中，這些功能層的集成通常基于高能或高溫沉積工藝，這通常與具有原子厚度的精細(xì)二維晶格不兼容。例如，高κ柵極介電層和低κ過(guò)渡層通常分別使用原子層沉積和等離子體增強(qiáng)化學(xué)氣相沉積沉積，這很難應(yīng)用于無(wú)懸鍵的二維表面。

同樣，過(guò)渡段、獨(dú)立段和金屬觸點(diǎn)的產(chǎn)生分別涉及高能等離子體、反應(yīng)性離子蝕刻和金屬蒸氣，這些也被證明會(huì)降解或破壞單層晶格。一旦多個(gè)電路層隨后被制造和堆疊，這些限制可能會(huì)成倍放大，極大地影響底層器件的性能和集成成品率。

因此，迫切需要開(kāi)發(fā)一種低能量的M3D工藝，既能保留固有的2D特性，又能集成多個(gè)2D電路層。

在此，研究者報(bào)告了一種基于一步范德華(vdW)集成方法的低溫M3D集成方法。在該技術(shù)中，所有必要的器件和電路元件都預(yù)制在犧牲晶圓上，包括低-κ ITD、源極、漏極和柵極、高-κ柵極電介質(zhì)、平面內(nèi)互連和垂直ITVs。隨后，所有器件組件作為一個(gè)整體電路層從犧牲晶圓中機(jī)械釋放出來(lái)，并在120°C的加工溫度下物理層壓在2D半導(dǎo)體的頂部，從而避免了直接在2D晶格上的各種侵蝕性工藝。

在此基礎(chǔ)上，研究者實(shí)現(xiàn)了一個(gè)具有10層電路的M3D系統(tǒng)的大規(guī)模vdw集成。詳細(xì)的電氣特性表明，在頂部集成多個(gè)電路層后，底部的2D晶體管不會(huì)受到影響，這與導(dǎo)致性能下降的傳統(tǒng)制造工藝相反。

此外，通過(guò)垂直互連位于不同層內(nèi)的設(shè)備，實(shí)現(xiàn)了各種協(xié)作設(shè)備功能，包括邏輯對(duì)存儲(chǔ)器和傳感器對(duì)邏輯。研究者的研究展示了一種可替代的低能量方法，通過(guò)層層vdW層壓來(lái)制造晶圓級(jí)和多層M3D系統(tǒng)，

這可能為具有更多層數(shù)的二維半導(dǎo)體的M3D集成或與傳統(tǒng)微電子工藝不兼容的其他新興半導(dǎo)體的3D集成提供令人興奮的影響。

圖1 逐層的M3D集成流程。

圖2 使用不同制造工藝的二硫化鉬晶體管的電學(xué)特性。

圖3 由vdW M3D集成多個(gè)電路層的邏輯功能。

圖4 異構(gòu)M3D集成和垂直互聯(lián)。

綜上所述，研究者報(bào)告了一種可替代的低溫?zé)o損傷M3D集成方法，使用二維半導(dǎo)體電路層層干層，從而克服了M3D集成的熱預(yù)算限制，避免了較低層的性能下降。

使用這種技術(shù)，所有必要的器件組件都預(yù)制在犧牲晶圓上，然后通過(guò)一步vdW工藝在2D半導(dǎo)體上物理層壓。使用這種技術(shù)，研究者已經(jīng)成功地M3D集成了10層大規(guī)模2D晶體管，其中底部的2D晶體管在重復(fù)層壓頂部電路層后不會(huì)受到影響。

總體而言，研究者的研究通過(guò)逐層vdW集成展示了一個(gè)晶圓級(jí)多層M3D集成系統(tǒng)，為制造具有更多堆疊電路層的M3D器件開(kāi)辟了另一種方法。

【參考文獻(xiàn)】

Lu, D., Chen, Y., Lu, Z.?et al.?Monolithic three-dimensional tier-by-tier integration via van der Waals lamination.?Nature?(2024). https://doi.org/10.1038/s41586-024-07406-z

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湖南大學(xué)-物理與微電子科學(xué)學(xué)院，再發(fā)Nature！

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