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繼2024年2月28日之后，中國科學院金屬研究所以第一通訊單位再發Nature。

二維(2D)半導體的垂直三維集成，具有很大的前景，因為它提供了在z軸上擴展邏輯層的可能性。

事實上，用這種混合維異質結構以及不同載流子類型的異質-2D層構建的垂直互補場效應晶體管(CFETs)最近已經得到了證明。

然而，到目前為止，在二維半導體中缺乏一種可控的摻雜方案(特別是p摻雜的WSe₂和MoS₂)，最好是穩定和無損的方式，這極大地阻礙了互補邏輯電路的自下而上縮放。

在此，來自中山大學&北京大學的侯仰龍、 中國科學院大學的周武、遼寧省材料研究院的王漢文、山西大學的韓拯以及中國科學院金屬研究所&遼寧省材料研究院的李秀艷等研究者表明，通過將過渡金屬二硫族化合物，如MoS₂，置于范德華(vdW)反鐵磁絕緣體氯氧化鉻(CrOCl)上，MoS₂中的載流子極性可以通過強vdW界面耦合很容易地從n型重新配置為p型。相關論文以題為“Van der Waals polarity-engineered 3D integration of 2D complementary logic”于2024年05月29日發表在Nature上。

在眾多有利的特性中，z-維堆疊的能力-原則上無限層數-被認為是半導體范德瓦爾斯(vdW)納米電子學最迷人的前景之一。這種自底向上的三維(3D) vdW可積性方法，可能為在所謂的后摩爾定律時代繼續縮放晶體管提供另一種方法，因為硅技術正在接近其進一步縮小晶體管橫向尺寸的物理極限。

事實上，幾十年來，從第一個平面場效應晶體管(FET)到FinFET，再到最先進的柵極全方位FET，硅半導體的縮放一直遵循平面內策略，如圖1a所示，而實現3D可積性仍然極具挑戰性。

雖然電極的三維互連，已經在現代硅集成電路中得到了廣泛的應用，但基本的邏輯門仍然局限于硅襯底的表面，不能排列成多層。其他兩個芯片的面對面結合的嘗試需要超高精度的對準，并且在z維度上的空間增益不是那么令人滿意。

同時，多層3D閃存(3D NAND)由水平和垂直位和字線之間的正交交叉結(形成浮柵存儲器)組成，但不滿足電路自由設計的需要。

圖1 半導體電路的垂直縮放與平面縮放。

最近，將vdW半導體堆疊成3D垂直電路一直是人們不斷努力追求的目標。相當大的帶隙和無懸鍵表面，加上高載流子遷移率和最終尺度(小于1nm)的優秀靜電控制，使二維(2D)半導體成為垂直3D集成的理想候選者。

據預測，先進的單片3D集成電路結構具有快速的層對層信號傳輸和高效的散熱，將提供更高的集成密度。然而，在應用方面，由于難以獲得n型和p型極性的可控摻雜，2D半導體的3D集成電路在很大程度上受到限制，這是互補邏輯的基礎。

迄今為止，在使用二維半導體構建的垂直互補場效應晶體管(CFETs)中已經實現了有限數量的例子，例如混合維異質結構和具有不同載流子極性的異質-2D層，其中已經證明了最多兩個垂直互補邏輯層。

事實上，雖然n型2D半導體在電性能方面正在迅速發展，但對于WSe₂和MoS₂等2D半導體，只有少數p摻雜策略是已知的，使用的方法包括化學摻雜，接觸工程或氧化物涂層。

請注意，這些摻雜方法可能存在不均勻性或載流子遷移率降低的問題，并且很少有物理上能夠實現三維互補邏輯的多層垂直組裝。

在這里，研究者設計了一種簡單的非破壞性摻雜方法，通過vdW界面耦合以可控的方式重新配置二維半導體的載流子極性。

研究者發現，與通常表現為n型的過渡金屬二硫化物(TMDs)(包括MoS₂、WSe₂和MoSe₂)與少層CrOCl界面不同，TMDs系統地轉變為p型，并表現出優異的空氣穩定性。

密度泛函理論(DFT)計算表明，這種界面耦合引起的極性反轉是電荷從TMDs轉移到CrOCl的結果，隨后在CrOCl的表面狀態發生了微妙的e–e相互作用，這應該是TMDs與具有高功函數和表面帶足夠大有效質量的層狀絕緣體之間的界面上的普遍效應。

以MoS₂為例，由于具有原子清潔的界面，MoS₂-CrOCl雜化材料的最大室溫空穴遷移率約為425 cm² V^?1 s^?1，開/關比超過10⁶。

此外，研究者通過選擇性地堆疊vdW柵極、介電層和半導體層的模塊來構建n和p摻雜的邏輯單元，有或沒有界面耦合層，定義為垂直反極化場效應晶體管(VIP-FETs)。

因此，研究者的摻雜策略可以用于垂直制造自補充邏輯器件，為半導體電路的先進3D集成的垂直縮放路線(圖1a)提供了線索。

圖2 MoS₂-CrOCl互補場效應管的電學性能。

圖3 3D集成邏輯門具有十多個vdW層。

圖4 面向未來3D集成二維半導體互補邏輯。

綜上所述，研究表明，通過將TMDs (MoS₂, WSe₂和MoSe₂)堆疊在vdW絕緣體CrOCl上，可以有效地將主導載流子類型從電子調制到空穴。

第一性原理計算進一步揭示了這種行為可能源于強vdW界面耦合。這表明了門可調諧帶對準、電荷轉移和e-e相互作用的協同效應，這可能與半導體TMDs的傳統p摻雜策略有本質上的不同。

值得注意的是，類似的機制已經導致了先前在石墨烯-CrOCl系統中報道的許多奇異的量子電子態。基于該方法制備的FETs具有優異的電學性能，通/關比達到10⁶，在MoS₂中提取的室溫空穴遷移率達到425 cm²V^?1 s^?1，具有出色的長期空氣穩定性。

此外，基于該摻雜方法，實現了先進的3D邏輯電路，如垂直構建的6層vdW逆變器、14層vdW的NANDs和14層vdW的SRAMs，證實了該vdW界面耦合誘導的p型摻雜，可能是設計未來垂直縮放的有效策略，以實現先進邏輯電路的超高3D集成。

【參考文獻】

Guo, Y., Li, J., Zhan, X. et al. Van der Waals polarity-engineered 3D integration of 2D complementary logic. Nature (2024). https://doi.org/10.1038/s41586-024-07438-5

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